M312L2920BG0-A2 データシートの表示（PDF） - Samsung

部品番号

コンポーネント説明

一致するリスト

M312L2920BG0-A2

DDR SDRAM Registered Module

Samsung 

1GB, 2GB Registered DIMM

DDR SDRAM

2GB, 256M x 72 ECC Module [M312L5720BG0] (Populated as 2 bank of x4 DDR SDRAM Module)

Functional Block Diagram

VSS

RCS1

RCS0

DQS0

DQS1

DQ0

DQ1

DQ2

DQ3

DQS CS

DM

I/O 3

I/O 2

D0

I/O 1

I/O 0

DQS2

DQ8

DQ9

DQ10

DQ11

DQS CS

DM

I/O 3

I/O 2

D1

I/O 1

I/O 0

DQS3

DQS4

DQS5

DQ16

DQ17

DQ18

DQ19

DQ24

DQ25

DQ26

DQ27

DQ32

DQ33

DQ34

DQ35

DQS CS

DM

I/O 3

I/O 2

D2

I/O 1

I/O 0

DQS CS

DM

I/O 3

I/O 2

D3

I/O 1

I/O 0

DQS CS

DM

I/O 3

I/O 2

D4

I/O 1

I/O 0

DQS6

DQ40

DQ41

DQ42

DQ43

DQS CS

DM

I/O 3

I/O 2

D5

I/O 1

I/O 0

DQS7

DQ48

DQ49

DQ50

DQ51

DQ56

DQ57

DQ58

DQ59

DQS CS

DM

I/O 3

I/O 2

D6

I/O 1

I/O 0

DQS CS

DM

I/O 3

I/O 2

D7

I/O 1

I/O 0

DQS8

CB0

CB1

CB2

CB3

DQS CS

DM

I/O 3

I/O 2

D8

I/O 1

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D18

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D19

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D20

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D21

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D22

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D23

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D24

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D25

I/O 0

DQS CS

DM

I/O 3

I/O 2

I/O 1

D26

I/O 0

DQS9

(DM0)

DQS10

(DM1)

DQ4

DQ5

DQ6

DQ7

DQS11

(DM2)

DQ12

DQ13

DQ14

DQ15

DQS12

(DM3)

DQ20

DQ21

DQ22

DQ23

DQS13

(DM4)

DQ28

DQ29

DQ30

DQ31

DQS14

(DM5)

DQ36

DQ37

DQ38

DQ39

DQS15

(DM6)

DQ44

DQ45

DQ46

DQ47

DQS16

(DM7)

DQ52

DQ53

DQ54

DQ55

DQS17

(DM8)

DQ60

DQ61

DQ62

DQ63

CB4

CB5

CB6

CB7

Serial PD

SCL

WP

A0 A1 A2

SA0 SA1 SA2

SDA

DQS CS

DM

I/O 0

I/O 1

D9

I/O 2

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D27

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D10

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D28

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D11

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D29

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D12

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D30

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D13

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D31

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D14

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D32

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D15

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D33

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D16

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D34

I/O 3

DQS CS

DM

I/O 0

I/O 1

I/O 2

D17

I/O 3

VDDSPD

VDD/VDDQ

VREF

VSS

DQS CS

DM

I/O 0

I/O 1

I/O 2

D35

I/O 3

SPD

D0 - D35

D0 - D35

D0 - D35

D0 - D35

CS0

CS1

BA0-BA1

A0-A12

RAS

CAS

CKE0

CKE1

WE

R

RCS0

E

G

RCS1

RBA0 - RBA1

I

S

RA0 - RA12

BA0-BA1: DDR SDRAM D0 - D35

A0-A12: DDR SDRAM D0 - D35

T

RRAS

RAS: DDR SDRAM D0 - D35

E

RCAS

R

RCKE0

CAS: DDR SDRAM D0 - D35

CKE: DDR SDRAM D0 - D17

RCKE1

CKE: DDR SDRAM D18 - D35

RWE

WE: DDR SDRAM D0 - D35

CK0,CK0

PLL*

* Wire per Clock Loading table/wiring Diagrams

Notes:

1. DQ-to-I/O wiring is shown as recommended but may be changed.

2. DQ/DQS/DM/CKE/CS relationships must be maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 Ohms.

PCK

PCK

RESET

Rev. 1.1 August. 2003

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